記事 ID: 000081221 コンテンツタイプ: トラブルシューティング 最終改訂日: 2012/09/11

DDR3L SDRAM UniPHY ベースのコントローラー・デザインにピン割り当てが欠落しているのはなぜですか?

環境

    インテル® Quartus® II サブスクリプション・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Quartus® II ソフトウェア・バージョン 11.0sp1 および 11.1 で DDR3L SDRAM UniPHY ベースのコントローラー・デザインに対して、pin_assignments.tcl ファイルを実行すると、以下の割り当てが見つかりません。

  • アドレスおよびコマンド信号に、出力終端割り当てがありません。
  • メモリークロック出力には、「キャリブレーションなしで」ではなく、「キャリブレーションによるシリーズ 40 オーム」が割り当てられます。
  • アドレスおよびコマンド信号が間違った終了制御ブロックを使用している

これは、Quartus® II ソフトウェア・バージョン 11.1 および 11.0SP1 の既知の問題です。

 

 

 

解決方法

回避策は次のとおりです。

  • アドレスおよびコマンド信号を「キャリブレーションによるシリーズ 40 オーム」の出力終端に割り当てます。

set_instance_assignment -name OUTPUT_TERMINATION "SERIES 40 OHM WITH CALIBRATION" -to {addr/cmd}

  • メモリークロック (mem_ckおよびmem_ck_n) の割り当てを、「キャリブレーションなしで 40 シリーズオーム」の出力終端に変更します。

set_instance_assignment -name OUTPUT_TERMINATION「SERIES 40 OHM WITHOUT CALIBRATION 」(キャリブレーションを伴わないシリーズ 40 オーム) -to {mem_ck/mem_ck_n}

  • 適切な終了制御ブロックにアドレスおよびコマンド信号を割り当てます。

set_instance_assignment -name TERMINATION_CONTROL_BLOCK "{path}_p0_oct_control:uoct_control|sd1a_0" -to {addr/cmd}

デザインをコンパイルします。DDR3 インターフェイス・ピンに正しい割り当てが見られます。

この問題は、Quartus® II ソフトウェア・バージョン 12.0 以降で修正されています。

関連製品

本記事の適用対象: 5 製品

Stratix® V FPGA
Stratix® V GX FPGA
Stratix® V E FPGA
Stratix® V GS FPGA
Stratix® V GT FPGA

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