記事 ID: 000081211 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

インテル® Quartus® II ソフトウェア・バージョン 7.1 のCyclone III デバイスの DCLK スルーレート設定に既知の問題がありますか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
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はい。Quartus® II ソフトウェア・バージョン 7.1 のCyclone® III デバイスの DCLK スルーレート設定に問題があります。このソフトウェアは、Cyclone III アクティブ・シリアル (AS)、およびアクティブ・パラレル (AP) コンフィグレーション・スキームのユーザーモードで、低速の DCLK スルーレートを誤って設定します。DCLK スルーレートはコンフィグレーション時に正しく動作します。DCLK は、コンフィグレーション時よりもユーザーモードでのスルースルーが遅くなります。正しく動作する場合、DCLK スルーレートはコンフィグレーションとユーザーモードの間で変更されません。

バージョン 7.1 では、デザイン性能への影響は、フラッシュ・デバイスとデザイン・インターフェイスとボード・デザインの周波数 (Fmax) によって異なります。 デザインが最大の設計仕様に近いほど、パフォーマンスに影響が出る可能性が高くなります。

この問題は、CYCLONE III AS または AP コンフィグレーション・スキームを使用してユーザーモードでフラッシュ・インターフェイスを使用した場合にのみデザインに影響します。

この問題は、Quartus® II ソフトウェア・バージョン 7.1 SP1 から修正されています。

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Cyclone® III FPGA

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