記事 ID: 000081166 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

FIFO aclr 信号を rdclk または wrclk 信号に同期する必要がありますか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Stratix®、Cyclone® およびそれ以前のファミリーでは、aclr にはリードクロック (rdclk) センシティビティーはありません。Stratix II、Cyclone II、およびそれ以降のデバイスファミリーでは、Quartus® II ソフトウェア・バージョン 5.1 以降で aclr の rdclk 感度が削除されます。 dcfifo メガファンクションは、バージョン 5.1 以降、これらのデバイスに対して自動的に内部 rdclk / aclr 同期レジスターを挿入します。

ただし、このメガファンクションは aclr の内部書き込みクロック (wrclk) 同期レジスターを自動的に挿入しません。これは、aclr のタイミングによってレイテンシーに影響を与える可能性があるためです。 シングル & デュアルクロック FIFO メガファンクション・ユーザーガイド (PDF)では、aclr と wrclk の間に同期レジスターを手動で追加する方法について説明しています。

関連製品

本記事の適用対象: 2 製品

Cyclone® II FPGA
Stratix® II FPGA

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