記事 ID: 000081158 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

インテル® Quartus® II ソフトウェア・バージョン 7.2 SP3 以前のバージョンで、Stratix III デバイスの LVPECL サポートに既知の問題がありますか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

はい。行 I/O バンクの専用クロック入力で LVPECL を使用すると、Quartus® II ソフトウェア・バージョン 7.2 SP3 以前では、LVPECL クロック入力と同じバンクの出力ピンに 3.0V および 3.3V の I/O 規格を誤って割り当てることができます。

STRATIX® III デバイスの行バンクにある専用クロック入力ピンで LVPECL を使用する場合、VCCPD は 2.5V に接続する必要があります。VCCPD が 2.5V に接続されている場合、I/O バンクは 2.5V 以下の電圧に対してのみ出力動作をサポートできます。

この問題は、Quartus® II ソフトウェアの今後のリリースで修正される予定です。

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本記事の適用対象: 1 製品

Stratix® III FPGA

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