記事 ID: 000081112 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

DQS 位相シフトを使用した場合、タイミング・シミュレーションで DQS 遅延チェーンの値が不正なのはなぜですか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Quartus® II ソフトウェア・バージョン 9.0 の EDA ネットリスト・ライタが生成する標準遅延出力ファイル(.sdo)には、DQS 遅延チェーンに不正な遅延値が含まれています。そのため、シミュレーション中に指定された DQS 位相シフトが正しく反映されません。

この問題を回避するには、生成された .sdo ファイルで、「_dqs_delay_chain」原子の IOPATH 遅延を手動で PORT 遅延に変更します。

例えば:

次のコードは、IOPATH 遅延のある元の .sdo ファイルの一部を示しています。


(CELL
  (CELLTYPE "stratixiii_dqs_delay_chain")
  (INSTANCE dqdqs\|dqs_delay_chain_inst)
  (DELAY
     (ABSOLUTE
           (IOPATH dqsin dqsbusout (612:612:612)  (571:571:571))
       )
    )
)


IOPATH 遅延を PORT 遅延に変更します。遅延値を変更しないでください (この例では (612:612:612 および 571:571:571)):

(CELL
  (CELLTYPE "stratixiii_dqs_delay_chain")
  (INSTANCE dqdqs\|dqs_delay_chain_inst)
  (DELAY
     (ABSOLUTE
       (PORT dqsin (612:612:612)  (571:571:571))   
       )
    )
)

この問題は、Quartus® II ソフトウェアの今後のバージョンで修正される予定です。

関連製品

本記事の適用対象: 2 製品

Stratix® III FPGA
Arria® II GX FPGA

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。