記事 ID: 000081096 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

Verilog HDL デザインファイルに Case ステートメントの 1 行に複数のケースが記載されている場合、合成されたデザインには最初のケースのみが実装されているように見えます。なぜでしょうか。

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細 The MAX PLUS® II ソフトウェアは、Verilog HDL デザインの Case ステートメントの 1 行に書かれた複数のケースをサポートしていません。

例えば、次のコードは最初のケースのみを実装し、2 つ目のケースを取り付けます。

case(a)
  2'b00, 2'b11:  b <= 1;
  default:  b <= 0;
endcase

この問題を回避するには、各ケースを別々の行に割り当てる必要があります。

case(a)
  2'b00: b <= 1;
  2'b11: b <= 1;
  default: b <= 0;
endcase

この問題は、MAX PLUS II ソフトウェア・バージョン 9.2 以降で修正されました。

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