記事 ID: 000081088 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/29

Arria V およびArria V SoC Core-to-Periphery (C2P) タイミングの相互関係

環境

  • インテル® Quartus® II サブスクリプション・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    Core-to-Periphery (C2P) データパスのサブセットにタイミングモデルの相互関係があり、影響を受けるパスのセットアップ・スラックが低いデザインでは不正なFPGA出力につながる可能性があります。

    これは、上部および / または下部の I/O バンクの影響を受ける出力ピンを使用して、Arria® V およびArria V SoC デザイン (Arria V GZ デバイスを除く) に影響を与えます。

    この問題は、周辺コア間転送、右側の I/O バンク、トランシーバーおよびハード・メモリー・コントローラーには影響しません。

    解決方法

    デザインに使用されているピンの影響を確認する
    デザインの対象が V または Arria V SoC デバイス (Arria V GZ デバイスを除く) Arria場合は、 Excel ファイルのArriaV_PinList 赤いテキストで示されている影響を受けるピンのリスト。デザインで影響のあるピンを使用している場合は、利用可能なタイミングモデル・パッチを使用してタイミング解析を再実行し、以下に説明するようにデザインの実際のタイミングマージンを反映してください。

    更新されたソフトウェア・バージョンでタイミング解析を再実行する
    デザインが Arria V または Arria V SoC デバイス (Arria V GZ デバイスを除く) をターゲットにしている場合、またはタイミング関連の問題をデバッグしている場合は、利用可能なタイミングモデル・パッチを使用してタイミング分析を再実行してください。

    1. 設計データベースをバックアップします。
    2. 以前のバージョンの Quartus® II ソフトウェアでデザインを開き、データベースをエクスポートします。[プロジェクト] メニューで [データベースのエクスポート] をクリックします。プロンプトが表示されたら、推奨されるexport_db・ディレクトリーにデータベースをエクスポートします。
    3. インストールされたタイミング・モデル・パッチで Quartus® II ソフトウェアを起動します。
    4. プロジェクトを開きます。以前のバージョンのデータベースに上書きするかどうかを確認するメッセージが表示されたら、[\Yes]をクリックして、export_db・ディレクトリーからデータベースをインポートします。
    5. デザインで Timeのタイミング・アナライザーを実行します。
    6. タイミング違反が発生した場合は、タイミング・モデル・パッチを使用して再コンパイルして、デザインのタイミングを閉じます。

    タイミング・クロージャーを改善する手順 (UniPHY 四半期レート DDR3)
    Arria V または Arria V SoC デバイス上のクオーターレート UniPHY DDR3 インターフェイスのタイミング・クロージャーを改善するために、Altera周辺クロックドメインの直前にクロックドメインのフェーズを変更することを推奨します。タイミング・モデル・パッチの使用でタイミング・クロージャーを容易にするために、以下の手順に従ってください。
    1. 新しいテキストファイルを作成して「quartus.ini」と入力します。
    2. このファイルをホーム・ディレクトリーに保存します。以下はホーム・ディレクトリーの例ですが、環境変数に基づいてコンピューターで異なる場合があります。
      • Windows の場合: C:\Users\
      • Linux* の場合: /home/
    3. quartus.ini ファイルに次の INI コマンドを挿入すると、セットアップ関係が指定されたフェーズ値の量増加します。
      • uniphy_av_hr_clock_phase =

      使用する合法性は、デフォルト値の 360° から 22.5° (すなわち、quartus.ini ファイルに挿入される値は 337.5°、315°、292.5°、270°など)です。
      例えば：
      • 挿入 uniphy_av_hr_clock_phase=337.5 すると、デフォルトのセットアップ関係が 22.5° 増加します。
      • 挿入 uniphy_av_hr_clock_phase=315 すると、デフォルトのセットアップ関係が 45° 増加します。
      • 挿入 uniphy_av_hr_clock_phase=292.5 すると、デフォルトのセットアップ関係が 67.5° 増加します。
      • 挿入 uniphy_av_hr_clock_phase=270 すると、デフォルトのセットアップ関係が 90° 増加します。
    4. UniPHY IP を再生成し、デザインを再コンパイルし、タイミング・クロージャーを確認します。

    タイミング・クロージャー (LVDS Tx) を改善する手順
    Arria V または Arria V SoC デバイスにおける LVDS Tx のタイミング・クロージャーを改善するために、Altera周辺クロックドメインの直前にクロックドメインの位相を変更することを推奨します。タイミング・モデル・パッチ* を使用してタイミング・クロージャーを容易にするには、次の手順に従ってください。

    1. 新しいテキストファイルを作成して「quartus.ini」と入力します。
    2. このファイルをプロジェクト・ディレクトリーに保存します。
    3. quartus.ini ファイルに次の INI コマンドを挿入して、位相シフト機能をオンにします。デフォルトでは、転送のセットアップ関係が 400ps 増加します。
      • av_lvds_c2p_sclk_phase_shift_en = on

    4. プロジェクト内の db ディレクトリーを削除してincremental_dbし、デザインを再コンパイルしてタイミング・クロージャーを確認します。
    5. 上記のコマンドを使用してもタイミングが満たされない場合は、同じ quartus.ini ファイルに次のコマンドを追加して他のフェーズシフト値を使用して、手順 4 を繰り返してください。
      • av_lvds_c2p_sclk_phase_shift =

    注: フェーズ値は ps で、ini 変数に含める必要はありません。

    タイミングモデルを更新するには、お使いのバージョンの Quartus® II ソフトウェアに適したパッチをダウンロードしてインストールします。

    タイミング・モデルのアップデートには、Quartus® II ソフトウェアのバージョン 15.0 Update 2 が含まれます。

    関連製品

    本記事の適用対象: 4 製品

    Arria® V GT FPGA
    Arria® V GX FPGA
    Arria® V ST SoC FPGA
    Arria® V SX SoC FPGA

    ご質問はこちらへ

    サポートに問い合わせる

    免責事項

    1

    本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

    このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。