クリティカルな問題
詳細
DisplayPort シンクの一般レジスターアドレス 0x0001 ( DPRX_RX_STATUS )
RX 最大レーン数 (RX_MAX_LANE_COUNT) を 2 または
1.
DPRX_RX_STATUS 定義：
- Bit16: SYNC_LOSS
- Bit7: SYM_LOCK Lane3
- Bit6: SYM_LOCK Lane2
- Bit5: SYM_LOCK Lane1
- Bit4: SYM_LOCK Lane0
- Bit3: CR_DONE Lane3
- Bit2: CR_DONE Lane2
- ビット 1: CR_DONE Lane1
- Bit0: CR_DONE Lane0
ただし、RX 最大レーン数を 2 または 1 に設定すると、レジスタービット 定義がシフトされます。
この問題により、RX コアはAUX_GPUモードでリンク・トレーニングに失敗します。 ビットのシフトにより、ソフトウェア API がSYM_LOCKを検出できません。
解決方法
この問題を回避するには、ソフトウェア API にシフトを検出するように設定します。
DPRX_RX_STATUS 定義：
RX_MAX_LANE_COUNT = 4 の場合 (標準の定義に従ってください)
- Bit16: SYNC_LOSS
- Bit7: SYM_LOCK Lane3
- Bit6: SYM_LOCK Lane2
- Bit5: SYM_LOCK Lane1
- Bit4: SYM_LOCK Lane0
- Bit3: CR_DONE Lane3
- Bit2: CR_DONE Lane2
- ビット 1: CR_DONE Lane1
- Bit0: CR_DONE Lane0
RX_MAX_LANE_COUNT = 2 の場合
- Bit12: SYNC_LOSS
- Bit3: SYM_LOCK Lane1
- Bit2: SYM_LOCK Lane0
- ビット 1: CR_DONE Lane1
- Bit0: CR_DONE Lane0
RX_MAX_LANE_COUNT = 1 の場合
- Bit10: SYNC_LOSS
- ビット 1: SYM_LOCK Lane0
- Bit0: CR_DONE Lane0
この問題は、DisplayPort IP コアのバージョン 16.0 Update 1 で修正されています。