記事 ID: 000081038 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/29

JESD204B IP コアed_synthタイミング・エラー (Arria V)

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    JESD204B IP コアのデザイン例にホールドタイム違反がある をトランシーバーに接続します。

    この問題は、JESD204B をサポートするすべてのバージョンに影響します。 IP コア。

    解決方法

    set_min_delay コマンドを使用して絶対パスを変更することができます。 パスの最小遅延。適用される値は負の値に依存します あなたが見ているようなたるみ。

    例えば、負の Slack = -0.04 の場合は、 値を 0.1 ns (ガードバンドとして約 0.06ns)。

    {$::quartus (nameof quartus_fit utable) == "quartus_fit"} {

    set_min_delay - to [get_keepers]

    {*inst_av_hssi_8g_tx_pcs|wys~BURIED_SYNC_DATA*}]0.100ns

    }

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    本記事の適用対象: 1 製品

    インテル® プログラマブル・デバイス

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