クリティカルな問題
詳細
DDR または DDR2 SDRAM コントローラーを使用してデザインをコンパイルする場合 バージョン 9.1 以降では、以下のルール違反警告が表示されます。
Rule A103: Design should not contain delay chains.
Rule C104: Clock signal source should drive only clock
input ports.
Rule R105: The reset signal that is generated in one
clock domain and used in another clock domain should be synchronized.
Rule C106: Clock signal source should not drive registers
triggered by different clock edges.
この問題は、DDR または DDR2 SDRAM を使用するすべてのデザインに影響します。 コントローラーのバージョン 9.1 以降。
解決方法
ALTMEMPHY または UniPHY を使用したハイパフォーマンス・コントローラーの使用 その代わりに。
この問題は修正されません。