記事 ID: 000080968 コンテンツタイプ: トラブルシューティング 最終改訂日: 2012/09/11

PCIe コアのダウントレイン時に、インターフェイス幅のp_clk、core_clk_out、Avalonはどうなりますか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

PCI Express® コアは、常に元の構成で指定されたとおりに動作します。core_clk_outとAvalon®インターフェイスの幅は変更されません。

例えば、ハード IP PCIe コアを Gen2x8 として構成し、pclk=500MHz、core_clk_out = 250MHz、Avalon幅 = 128 とします。Gen1x1 に対してダウントレーニングを行うと、pclk=250MHz、core_clk_out = 250MHz、Avalon幅 = 128 で Gen1 設定で動作します。

 

解決方法

上記の説明は、ハード IP とソフト IP の両方に適用されます。

 

 

 

関連製品

本記事の適用対象: 5 製品

Stratix® IV GX FPGA
Stratix® IV GT FPGA
Arria® II GX FPGA
Arria® II GZ FPGA
Cyclone® IV GX FPGA

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