記事 ID: 000080958 コンテンツタイプ: トラブルシューティング 最終改訂日: 2017/07/31

インテル® Arria® 10 IOPLL 出力クロックが、リファレンス・クロックの立ち上がりエッジではなく立ち下がりエッジに整合しているのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • IOPLL インテル® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    Quartus® Prime ソフトウェアの問題により、IOPLL シミュレーション・モデルでは、出力クロックのエッジが、リファレンス・クロックの立ち上がりエッジではなく、リファレンス・クロックの立ち下がりエッジに揃えられています。

    解決方法

    これは、シリコンで見られる動作ではありません。これはシミュレーションモデルのバグであり、ハードウェアには影響しません。TimeQuest は、基準クロックの立ち上がりエッジを基準にしてタイミングを分析します。

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    本記事の適用対象: 1 製品

    インテル® Arria® 10 FPGA & SoC FPGA

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