記事 ID: 000080941 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

Arria V GX/GT/SX/ST およびCyclone V E/GX/GT/SE/SX/ST デバイスで DDR2、DDR3/DDR3L、LPDDR2 UniPHY IP を使用する際にランダム読み込みエラーが発生するのはなぜですか?

環境

  • インテル® Quartus® II サブスクリプション・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    まれに、コードワードの移行に問題があり、DQSIN の立ち上がりエッジに近い DQSEN ストランプションが生じると競合状態が生じ、DQS 遅延チェーン出力にディストーションや不具合が生じ、ランダムな読み込みエラーが生じる場合があります。使用されている Quartus® II ソフトウェアのバージョンに基づく影響を受けるユースケースについては、以下の表を確認してください。:

    デバイスメモリー・コントローラーの位置メモリー・インターフェイス・タイプ周波数 (MHz)インテル® Quartus® II v13.0sp1.dp5 以前Quartus® II   v13.0sp1.dp5 ~ v14.0.2Quartus® II   v14.1 以降
    Cyclone® V & Cyclone V SoCHPSDDR2 & DDR3f < = 400DQS に敏感な不具合影響を受けません影響を受けません
    LPDDR2f < = 333影響を受けません
    FPGALPDDR2f < = 333影響を受けません
    DDR2 & DDR3f < 250影響を受けません
    250 < = f < = 400DQS に敏感な不具合
    Arria® V & Arria V SoCHPSDDR2 & DDR3f < 450DQS に敏感な不具合影響を受けません影響を受けません
    f > = 450DQS に敏感な不具合
    LPDDR2f < = 400影響を受けません
    FPGALPDDR2f < = 333影響を受けません
    DDR2 & DDR3f < 250影響を受けません
    f > = 250DQS に敏感な不具合

     

    解決方法

    この問題は、Quartus® II ソフトウェアのバージョン 13.0sp1 で部分的に修正され、DQS 遅延チェーンをバイパスすることでバージョン 14.1 以降で完全に解決されました。インテル® Quartus® II バージョン 14.1 以降では、EMIF IP を再生成し、デザインを再コンパイルします。Cyclone V および Cylcone V SOC を使用しているデザイン、および Quartus® II バージョン 14.1 へのアップグレードができない場合は、mySupport を使用してAlteraにお問い合わせください。

    Arria V デバイスを使用するデザインについては、次のリンクを参照してください。
    https://www.altera.com/support/support-resources/knowledge-base/solutions/rd06222015_999.html

    インテル® Quartus® II ソフトウェアの関連バージョンのパッチは、以下のリンクから入手できます。

    Quartus® II 13.0SP1:

      Quartus® II 13.1.4:

        Quartus® II 14.0.2:

          関連製品

          本記事の適用対象: 12 製品

          Cyclone® V SX SoC FPGA
          Cyclone® V GT FPGA
          Cyclone® V GX FPGA
          Arria® V SX SoC FPGA
          Cyclone® V ST SoC FPGA
          Arria® V ST SoC FPGA
          Arria® V GX FPGA
          Arria® V FPGA & SoC FPGA
          Arria® V GT FPGA
          Cyclone® V FPGA & SoC FPGA
          Cyclone® V E FPGA
          Cyclone® V SE SoC FPGA

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