記事 ID: 000080931 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

Qsys インターコネクトは、前の AXI トランザクションが完了するまで、次の AXI トランザクションをブロックするのはなぜですか?

環境

    インテル® Quartus® II サブスクリプション・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Quartus® II ソフトウェア・バージョン 12.1sp1 以前では Qsys インターコネクトの制限のため、インオーダー・トランザクションのみをサポートしています。

インオーダー・トランザクションを維持するために、Qsys インターコネクトは、トランザクションアドレスを変更し、現在のトランザクションが完了するまでレディーシグナルをディザスティングすることで、異なるスレーブへの保留中のトランザクションをブロックします。

解決方法

トランザクションのブロックを減らすために、トランザクションを同じスレーブに統合します。 マスターが同じスレーブにトランザクションを送信する場合、Qsys インターコネクトは前のトランザクションが完了する前にレディーシグナルを表明して次のトランザクションを受け入れます。スレーブが次のトランザクションを受け入れることもできます。

この制限は、Quartus® II ソフトウェアの今後のリリースで対処される予定です。

関連製品

本記事の適用対象: 1 製品

インテル® プログラマブル・デバイス

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