このエラーは VHDL デザインの ModelSim® ソフトウェアで発生します。(他の EDA シミュレーションツールでも同様のエラーが生じる場合があります)。
インテル® Quartus® II ソフトウェアが、JTAG ポート (SignalTap® II ロジック・アナライザー、SOPC Builder JTAG UART など) を使用してオンチップ・デバッグ・ソリューションを含むデザインのサードパーティー・シミュレーション・ツール(*.vho)向けに VHDL ゲートレベルのネットリストを生成すると、ネットリストには次の JTAG ポートが含まれます。
- altera_reserved_tms
- altera_reserved_tck
- altera_reserved_tdi
- altera_reserved_ntrst
- altera_reserved_tdo
このエラーは、サードパーティーのシミュレーションツールでテストベンチを使用してトップレベルのエンティティーをシミュレートする際に、これらの JTAG ポートをトップレベルのコンポーネント宣言とインスタンス化で指定しない場合に発生します。
この問題を回避するには、以下のように、テストベンチ内のエンティティーのコンポーネント宣言とインスタンス化で JTAG ポートを指定します。
COMPONENT <entity name>
PORT (
altera_reserved_tms : IN std_logic;
altera_reserved_tck : IN std_logic;
altera_reserved_tdi : IN std_logic;
altera_reserved_ntrst : IN std_logic;
altera_reserved_tdo : OUT std_logic;
...
);
altera_reservedシミュレーション中にこれらのポートのデータをドライブしないため、テストベンチでこれらの * ピンをロジックレベル 0 に設定できます。
<instance name> : <entity name>
PORT MAP (
altera_reserved_tms => '0',
altera_reserved_tck => '0',
altera_reserved_tdi => '0',
altera_reserved_ntrst => '0',
altera_reserved_tdo => tdo,
...
);