Quartus® II ソフトウェア・バージョン 12.0 以前のバージョンでは、Altera PLL シミュレーション・モデルに問題があるため、 areset
シミュレーション開始時にポートが高くなければ、PLL はシミュレーションにロックできない場合があります。
この問題は、Stratix® V、Arria® V、Cyclone® V デバイスを対象としたデザインのゲートレベルおよび RTL シミュレーションの両方に影響します。
この問題を回避するには、Altera PLL を使用したシミュレーションが高設定で始まっていることを確認してください areset
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この問題は、Quartus® II ソフトウェア・バージョン 12.0 SP1 から修正されています。