記事 ID: 000080904 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

Altera PLL がシミュレーションでロックできないのはなぜですか?

環境

    インテル® Quartus® II サブスクリプション・エディション
    PLL 数
    シミュレーション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Quartus® II ソフトウェア・バージョン 12.0 以前のバージョンでは、Altera PLL シミュレーション・モデルに問題があるため、 areset シミュレーション開始時にポートが高くなければ、PLL はシミュレーションにロックできない場合があります。

この問題は、Stratix® V、Arria® V、Cyclone® V デバイスを対象としたデザインのゲートレベルおよび RTL シミュレーションの両方に影響します。

解決方法

この問題を回避するには、Altera PLL を使用したシミュレーションが高設定で始まっていることを確認してください areset 。

この問題は、Quartus® II ソフトウェア・バージョン 12.0 SP1 から修正されています。

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本記事の適用対象: 14 製品

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