記事 ID: 000080876 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

Quartus® 13.1 で PCI Express* のStratix V ハード IP でタイミングが閉じられないのはなぜですか?

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細 PCI® Express のStratix® V ハード IP では、個別のドメインにある内部クロックに制約がないため、タイミングが閉じられません。
    解決方法

    不足している制約は、以下のようにトップレベルの Synopsis Design Constraints(sdc)ファイルに追加できます。

    set_false_path -[get_clocks {reconfig_xcvr_clk}] から [get_clocks {*|altpcie_hip_256_pipen1b|stratixv_hssi_gen3_pcie_hip|coreclkout}]
    set_false_path - [get_clocks {*|altpcie_hip_256_pipen1b|stratixv_hssi_gen3_pcie_hip|coreclkout}] から [get_clocks {reconfig_xcvr_clk}]

    関連製品

    本記事の適用対象: 3 製品

    Stratix® V GX FPGA
    Stratix® V GT FPGA
    Stratix® V GS FPGA

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