記事 ID: 000080870 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

「AN/LT」および「PCS_only」オプションを選択した場合、イーサネット・インテル® Stratix® 10 FPGA IP バリアントの E タイル・ハード IP のデザイン例のシミュレーションが完了しないのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • イーサネット用 E タイル・ハード IP インテル® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Quartus® Prime ソフトウェア・バージョン 19.1 以前のバージョンで問題が発生したため、「AN/LT」および「PCS_only」オプションが選択されているイーサネット・インテル® Stratix® 10 FPGA IP バリアント向け E タイル・ハードIP のデザイン例テストベンチは完了しません。

    解決方法

    この問題を回避するには、次の手順を実行します。

    1.) alt_ehip3_0_example_design/ example_testbench・ディレクトリーに移動します。

    2.) 「basic_avl_tb_top.sv」ファイルを開きます。

    3.) ライン 461 を次から変更します。

    #5000 i_reconfig_clk = i_reconfig_clkまで。

    宛先：

    #500 i_reconfig_clk = i_reconfig_clkまで。

    4.) シミュレーションの再実行

    この問題は、インテル® Quartus® Prime ソフトウェアの今後のリリースで修正される予定です。

    関連製品

    本記事の適用対象: 2 製品

    インテル® Stratix® 10 MX FPGA
    インテル® Stratix® 10 TX FPGA

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