記事 ID: 000080852 コンテンツタイプ: トラブルシューティング 最終改訂日: 2019/09/24

「RS-FEC を有効にする」または「動的 RS-FEC を有効にする」オプションを選択すると、低レイテンシー 100G イーサネット インテル® Stratix® 10 FPGA IP コアバリアントで NCSim または Xcelium のデザイン例のシミュレーションが失敗するのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • 低レイテンシー 100G イーサネット・インテル® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    インテル® Quartus® Prime Pro Edition ソフトウェア・バージョン 18.1 以前の問題により、デザイン例のシミュレーションで、低レイテンシー 100G イーサネット インテル® Stratix® 10 FPGA IP コアバリアントで「RS-FEC を有効にする」、または
    選択した [Enable Dynamic RS-FEC] オプションは、NCSim または Xcelium では失敗します。通常、このエラーの形式は次のとおりです。

    *F,NOSNAP:スナップショット'basic_avl_tb_top'がライブラリーに存在しません。

    解決方法

    この問題を回避するには、NCSim または Xcelium でシミュレーション用のデザイン例を生成する際に、IP のパラメーター・エディターで RS-FEC を有効にする または 動的 RS-FEC を有効にする オプションを選択しないでください。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Stratix® 10 FPGA & SoC FPGA

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