記事 ID: 000080849 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

インテル® MAX® 10 でデュアル・コンフィグレーション・インテル® FPGA IPを使用すると、制約のないクロックが報告されるのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディション
  • デュアル・コンフィグレーション・インテル® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    MAX®10 でデュアル・コンフィグレーション・インテル® FPGA IPを使用すると、制約のないクロックが以下のように報告されます。

    altera_dual_boot:dual_boot_0|alt_dual_boot_avmm:alt_dual_boot_avmm_comp|alt_dual_boot:alt_dual_boot|ru_clk

     

     

    解決方法

    この問題を回避するには、SDC ファイルに「create_generated_clock」コマンドを含むタイミング制約を生成します。

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    本記事の適用対象: 1 製品

    インテル® MAX® 10 FPGA

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