コンフィグレーション・スペース・レジスター・アクセス・タイミングに対 01145_avstして、2017.05.15 - 6.12.1 のインテル® ARRIA® 10 から 10 個の PCIe* トランザクション・レイヤー・コンフィグレーション・スペースへの不正なリファレンス・コードがインテル® CYCLONE®するため、安定しません。 これは、tl_cfg_* インターフェイスがマルチサイクル制約の対象となっているが、コードが一致しないためです。
コードは次のとおりです。
常に @(posedge coreclkout_hip)
開始
アドレス変更の検出
cfg_addr_reg[3:0] <= tl_cfg_add[3:0];
cfgctl_addr_change <= cfg_addr_reg[3:0] != tl_cfg_add[3:0];
...
終わり
この問題を回避するには、リファレンス・コードを「」を「」としてアップグレードします01145_AVST |2019.05.22 - 5.12.1 (コンフィグレーション・スペース・レジスター・アクセスのタイミング)。
複数サイクルのタイミングリスクを回避するために、もう 1 つのパイプラインが追加されます。
コードは次のとおりです。
常に @(posedge coreclkout_hip)
開始
tl_cfg_add_reg <= tl_cfg_add[0];
tl_cfg_add_reg2 < = tl_cfg_add_reg。
終わり
アドレス変更を検出してストロボを生成し、入力 32 ビットデータをサンプリング
常に @(posedge coreclkout_hip)
開始
cfgctl_addr_change <= tl_cfg_add_reg2 != tl_cfg_add_reg;
cfgctl_addr_change2 < = cfgctl_addr_change。
cfgctl_addr_strobe < = cfgctl_addr_change2。
終わり