記事 ID: 000080842 コンテンツタイプ: トラブルシューティング 最終改訂日: 2019/01/28

低レイテンシー 100G イーサネットが、インテル® Stratix® 10 FPGAでタイミングインテル® FPGA IP失敗する理由

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • Arria® 10 および Stratix® V 向け低レイテンシー 100G イーサネット・インテル® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    インテル® STRATIX® 10 FPGAで RSFEC および / または KR モードが有効になっている低レイテンシー 100G イーサネット・インテル® FPGA IPを使用すると、タイミング違反が発生することがあります。

    解決方法

    Prime バージョン 18.0 または 18.1 インテル® Quartus®使用する際に、これらのタイミング違反を回避するには:

    • A。チェック を提供します。 低レイテンシー 100G イーサネット インテル® FPGA IP 配置 インテル® Quartus® Prime チッププランナーを使用。
      • コア内のハードブロックが、インテル® Stratix® 10 100G IP 配置の配置の方法にある場合、長い配線が作成され、タイミングが悪くなります。
      • そのような場合は、可能な場合は別のトランシーバー位置を選択してください。
    • b. シードスイープ実行して、タイミング結果を改善します。

    この問題は改善されましたが、インテル® Quartus® Prime エディション・ソフトウェアのバージョン 19.1 では修正されていません。

    関連製品

    本記事の適用対象: 4 製品

    インテル® Stratix® 10 GX FPGA
    インテル® Stratix® 10 SX SoC FPGA
    インテル® Stratix® 10 MX FPGA
    インテル® Stratix® 10 TX FPGA

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