クリティカルな問題
詳細
インテル® STRATIX® 10 FPGAで RSFEC および / または KR モードが有効になっている低レイテンシー 100G イーサネット・インテル® FPGA IPを使用すると、タイミング違反が発生することがあります。
解決方法
Prime バージョン 18.0 または 18.1 インテル® Quartus®使用する際に、これらのタイミング違反を回避するには:
- A。チェック を提供します。 低レイテンシー 100G イーサネット インテル® FPGA IP 配置 インテル® Quartus® Prime チッププランナーを使用。
- コア内のハードブロックが、インテル® Stratix® 10 100G IP 配置の配置の方法にある場合、長い配線が作成され、タイミングが悪くなります。
- そのような場合は、可能な場合は別のトランシーバー位置を選択してください。
- b. シードスイープを実行して、タイミング結果を改善します。
この問題は改善されましたが、インテル® Quartus® Prime エディション・ソフトウェアのバージョン 19.1 では修正されていません。