記事 ID: 000080840 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

RSFEC をオプションとして「1~4 個の 10GE/25GE」または「100GE または 1~4 個の 10GE/25GE (RSFEC および 1588 PTP を有効にする)」コア・バリアントが選択されているのに、イーサネット・インテル® Stratix® 10 FPGA IP 向けに 2 または 3 チャネルの E タイル・ハード IP を生成できないのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • イーサネット用 E タイル・ハード IP インテル® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    インテル® Quartus® Prime ソフトウェア・バージョン 19.1 の問題により、 イーサネット・インテル® Stratix® 10 FPGA IP の E タイル・ハード IP を使用する際に作成可能なチャネル数(RSFEC オプションで 1~ 4 10GE/25GE)、または RSFEC をオプションで1~4 個の 10GE/25GEに設定し、「AN/LT を有効にする」を選択した場合に使用できます。 1 または 4 チャネル構成に誤って制限されています。

    解決方法

    この問題は、インテル® Quartus® Prime ソフトウェアの 19.2 リリース以降修正されています。

    [AN/LT を有効にする]が選択されている場合、これらの IP 構成では最大 (4) チャネルが許可されます。

    関連製品

    本記事の適用対象: 3 製品

    インテル® Agilex™ F シリーズ FPGA および SoC FPGA
    インテル® Stratix® 10 MX FPGA
    インテル® Stratix® 10 TX FPGA

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