記事 ID: 000080830 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

マルチファンクション対応 H タイルデバイス向けインテル® Stratix® 10 Avalon®-ST PCI Express* ハード IP が、PF2 および PF3 のmax_read_req_sizeパラメーターを 0 に設定した RTL を生成するのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • Avalon-ST インテル® Stratix® 10 PCI Express* のハード IP
  • PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    インテル® Quartus® Prime Pro バージョン 18.0 の問題により、マルチファンクション対応 H タイルデバイス向けインテル® Stratix® 10 Avalon®-ST PCI Express* ハード IP は、PCIe* 仕様で指定されているPF2およびPF3のmax_read_req_sizeパラメーターを 2 ではなく 0 に設定して RTL を生成します。

    解決方法

    この問題は、インテル® Quartus® Prime Pro バージョン 18.1 で修正されています。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Stratix® 10 FPGA & SoC FPGA

    ご質問はこちらへ

    サポートに問い合わせる

    免責事項

    1

    本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

    このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。