記事 ID: 000080828 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/03/16

クロックドビデオ入力 II インテル® FPGA IPのステータスレジスター内の安定ビットと解像度有効ビットが 0 で止まるのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディション
    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    クロックド・ビデオ入力 II (4K 対応) インテル® FPGA
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

インテル® Quartus® Prime ソフトウェア・バージョン 17.0 のクロックド・ビデオ入力 II (4K 対応) インテル® FPGA IPの問題が原因で、エンベデッド同期モードを使用している場合、上記の問題が発生することがあります。

解決方法

この問題の回避策はありません。

関連製品

本記事の適用対象: 8 製品

Cyclone® IV FPGA
Stratix® V FPGA
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インテル® Arria® 10 FPGA & SoC FPGA
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Stratix® IV FPGA
Arria® II FPGA

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