記事 ID: 000080827 コンテンツタイプ: トラブルシューティング 最終改訂日: 2019/01/28

PCI Express* IP の動的に生成されたデザイン例では、Avalon-MM® インテル® Stratix® 10 ハード IP が、インテル® Stratix® 10 ES1 および ES2 デバイスでタイミングを失敗する理由は何ですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • Avalon-MM インテル® Stratix® 10 PCI Express* のハード IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    インテル® Quartus® Prime Pro Ediiton ソフトウェア・バージョン 18.0 および 18.1 の問題により、PCI Express* IP の動的に生成されたデザイン例のAvalon-MM® インテル® Stratix® 10 ハード IP はスタティック・タイミング分析に失敗します。

    解決方法

    この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション バージョン 18.1.1 以降で修正されています。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Stratix® 10 FPGA & SoC FPGA

    ご質問はこちらへ

    サポートに問い合わせる

    免責事項

    1

    本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

    このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。