記事 ID: 000080801 コンテンツタイプ: トラブルシューティング 最終改訂日: 2018/04/30

書き込み中に読み取り用の古いデータの代わりに、インテル® Stratix® 10 シングルポート RAM が値を気にしないのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • RAM 1-ポート・インテル® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション バージョン 17.1 以前の問題により、以下のパラメーター設定を備えた インテル® Stratix® 10 FPGA・シングルポート RAM への書き込み中の読み取りのシミュレーションでは、誤った動作が見られます。

    altera_syncram_component.intended_device_family = "Stratix 10"

    altera_syncram_component.operation_mode = "SINGLE_PORT"

    altera_syncram_component.read_during_write_mode_port_a = "OLD_DATA"

    altera_syncram_component.ram_block_type = "M20K"

     

    これはシミュレーションの問題にすぎません。ハードウェアには表示されません。

    解決方法

    この問題を回避するには、機能シミュレーションではなく、合成後またはフィット後のネットリスト・シミュレーションを実行します。

    この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション バージョン 18.1.1 以降で修正されています。

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    インテル® Stratix® 10 FPGA & SoC FPGA

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