記事 ID: 000080799 コンテンツタイプ: エラーメッセージ 最終改訂日: 2021/08/27

エラー (20181) IOPLL のpermit_cal入力 <downstream pll=""> 正しく接続されていません。</downstream>

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • IOPLL インテル® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 18.0 Update 1 では、カスケード PLL を使用してインテル Stratix® 10 デザインをコンパイルすると、このエラーメッセージが表示される場合があります。このエラーメッセージは、バージョン 18.0 Update 1 の新機能であり、アップストリームの PLL がキャリブレーションに失敗した場合にダウンストリーム PLL のキャリブレーションを防止する新しい合法性チェックの結果です。

    エラー (20181) IOPLL のpermit_cal入力が正しく接続されていません。ダウンストリーム IOPLL IOPLL IP パラメーター・エディターを使用してエクスポートし、アップストリーム IOPLL

    解決方法

    このエラーを回避するには、PLL のパラメーター・エディター GUI にある「コア・クロック・ネットワーク・カスケードを通じてアップストリームの PLL に接続 (permit_cal入力信号を作成)」をチェックして、ダウンストリーム PLL の「permit_cal」入力ポートが露出していることを確認してください。このポートはアップストリーム PLL のロックポートに接続されています。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Stratix® 10 FPGA & SoC FPGA

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