記事 ID: 000080789 コンテンツタイプ: エラーメッセージ 最終改訂日: 2018/09/27

警告 (13228): altera_merlin_width_adapter.sv(647) での Verilog HDL または VHDL 警告: ネット byteen_array[0][3] のラッチが推論されます

環境

  • インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディション
  • 汎用コンポーネント
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディションのバージョン 17.1 アップデート 2 以前では、プラットフォーム・デザイナー・システム (.qsys) を含むデザインをコンパイルする際に同様の警告メッセージが表示されることがあります。

    解決方法

    この警告メッセージは無視しても問題ありません。物理的なラッチはコンパイル結果に含まれません。

    この警告は、Quartus® Prime スタンダード・エディション・ソフトウェアの今後のリリースで削除される予定です。

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    本記事の適用対象: 1 製品

    インテル® プログラマブル・デバイス

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