記事 ID: 000080744 コンテンツタイプ: 製品情報 & ドキュメント 最終改訂日: 2021/08/28

Avalon-MM インターフェイス (ブリッジ) ハンドルで PCI Express の V ハード IP をStratixできる未処理の読み取り要求はいくつですか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細 Stratix® V PCI Express のハード IP® Avalon-MM インターフェイス (ブリッジ) により、Avalon-MM インターフェイスからの最大 8 つの未処理リードをサポートします。ブリッジで 8 つのリードが受け入れられ、完了データが返される前に TxsWaitReのシグナルがアサートされ、追加の読み出しがブロックされます。追加の読み出しは、前の読み出しが完了した後でのみブリッジで受け入れられます。

関連製品

本記事の適用対象: 4 製品

Stratix® V FPGA
Stratix® V GT FPGA
Stratix® V GS FPGA
Stratix® V GX FPGA

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