コンパイルの全実行中に、以下のエラーメッセージが表示される場合があります。これは、CMU PLL のインクロック期間が正しくないためです。同じ問題により、シミュレーションの問題が発生する場合があります。
このエラーを解決するには、_riophy_gxb.v を開き、
alt2gxb_component.cmu_pll_inclock_period = 1000000/不正な値からの入力クロック周波数。次に、RapidIO® MegaCore® の IP 機能シミュレーション・モデルを再生成します。
IP 機能シミュレーション・モデルを再生成するには:
1. コマンドプロンプトを開き、プロジェクト・ディレクトリーにパスを指示します。
2. 次のコマンドラインを入力して、[quartus_map] コマンド・ライン・オプション SIMGEN_RAND_POWERUP_FFS =OFF で IP MegaCore の IP 機能シミュレーション・モデルを再生成します。
quartus_map --simgen --simgen_parameter="CBX_HDL_LANGUAGE=Verilog,SIMGEN_RAND_POWERUP_FFS=OFF" --family=stratixiv\
--source="./rio_rio.v" \
--source="./rio_riophy_gxb.v" \
--source="./rio_phy_mnt.v" \
--source="./rio_riophy_xcvr.v" \
--source="./rio_riophy_dcore.v" \
--source="./rio_riophy_reset.v" \
--source="./rio_concentrator.v" \
--source="./rio_drbell.v" \
--source="./rio_io_master.v" \
--source="./rio_io_slave.v" \
--source="./rio_maintenance.v" \
--source="./rio_reg_mnt.v" \
--source="./rio_transport.v" \
rio.v
3. 適切なデバイスと HDL 情報に基づいてコマンドラインを変更する必要があります。
例: "CBX_HDL_LANGUAGE=Verilog" または "CBX_HDL_LANGUAGE=HDL"
「--family=Stratix® IV」または = 「Arria® II GX、Cyclone® IV、Arria GX、Stratix II GX」 の 1つ
4. コマンドが実行されると、インテル®Quartus® II ソフトウェアは、変更された CMU PLL inclock 設定で新しい IP 機能シミュレーション・モデル・ファイルを再生成します。
エラー: Agileclk [0] GXB レシーバー PLL の GXB レシーバー PLL の入力周波数 0.0 MHz 、「rio_rio:rio_rio_inst|rio_riophy_xcvr:riophy_xcvr|rio_riophy_gxb:riophy_gxb|alt2gxb:alt2gxb_component|channel_rec[0].receive」は、50.0MHz から 623.1MHz の周波数範囲にある必要があります