記事 ID: 000080733 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

Arria 10 DisplayPort デザインのタイミング違反

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    Arria 10 デバイス用 DisplayPort* デザインを実行すると、そのデザインに 信号のタイミング違反 rx_restart 。この信号は次のようにクロックされます。 rx_std_clkout を使用しますが、リセットに接続します。 Avalon Memory-Mapped (Avalon-MM) クロックで実行しているリセット・コントローラーのピン ドメイン。

    解決方法

    この問題を回避するには、次の設定にリセット・シンクロナイザーを追加します。 rx_restart リセットに接続する前に、トップレベルの信号 コント ローラー。

    この問題は、DisplayPort IP コアのバージョン 15.1 Update 1 で修正されています。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Arria® 10 FPGA & SoC FPGA

    ご質問はこちらへ

    サポートに問い合わせる

    免責事項

    1

    本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

    このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。