記事 ID: 000080723 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

ALTLVDS レシーバーを非 DPA モードで使用する場合、Stratix III デバイスのサンプリング・ウィンドウ・タイミングに問題がありますか?

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    はい。EP3SL200F1517 および EP3SE260F1517 デバイスで非 DPA モードで ALTLVDS レシーバーを使用している場合、Stratix® III デバイスのサンプリング・ウィンドウ・タイミングに問題があります。角 PLL によって駆動される非 DPA モードの ALTLVDS レシーバーのみが、Quartus® II ソフトウェア・バージョン 9.1SP1 以前でコンパイルされたデザインのこの問題の影響を受けます。LVDS レシーバー入力は、ビット期間の中央の理想的な位置ではなく、ビット期間の移行領域の近くの入力データをサンプリングします。これにより、タイミングマージンが小さくなるため、入力サンプリング・エラーのリスクが高まります。
     

    センター PLL によって駆動される ALTLVDS レシーバーはこの問題の影響を受けません (PLL_[L,R]2,3)。


    この問題は、Quartus® II ソフトウェア・バージョン 9.1SP2 で修正されています。 新しいデザインでは、Quartus® II ソフトウェアの修正により、LVDS リンクのタイミングマージンが改善されます。 既存のデザインでは、再コンパイル時にタイミング分析を繰り返すという条件で、デザインを再コンパイルするリスクは最小限に抑えられています。 PLL によって駆動されるコアまたは I/O ロジックは、ALTLVDS レシーバーのデータ・サンプリング位置を最適化する PLL 位相シフトが修正されているため、タイミングが異なる場合があります。

     

    インテル® Quartus® II ソフトウェア・バージョン 9.1 および 9.1SP1 では、この問題を修正するために以下のパッチが利用可能です。 パッチをインストールした後で、最適化されたサンプリング・ウィンドウのタイミングを利用するには、フィッター、卯云、Time2 を再実行する必要があります。

     

     

    解決方法 これはインテル® Quartus® II ソフトウェア・バージョン 10.0 で修正されています。

    関連製品

    本記事の適用対象: 1 製品

    Stratix® III FPGA

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