記事 ID: 000080712 コンテンツタイプ: トラブルシューティング 最終改訂日: 2014/09/08

決定論的レイテンシー PHY は、Arria® V GZ および Stratix® V デバイスに OBSAI プロトコルを実装する際に、どのような条件下でrx_syncstatusを達成できない可能性がありますか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Arria® V GZ および Stratix® V デバイスで決定論的レイテンシー PHY を使用して OBSAI プロトコルを実装する場合、リンクアップ・プロセス中に IDLEIDLE_ACKIDLE_REQパターンが送信されると、rx_syncstatusに失敗する可能性があります。rx_patternalignをリトリガーまたはrx_digitalresetをアサートすることで、同期を達成できます。

これは、以下の構成を備えた決定論的レイテンシー PHY に適用されます。

  • データレート: 6.144Gbps または 3.072Gbps
  • PMA-PCS データ幅: 20 ビット
解決方法

この問題を回避するには、以下の手順に従ってください。

リリース 14.0 以前の Quartus® II ソフトウェアのバージョン:

  1. ソフトウェア・パッチ (patch0.87) を入手するには、インテル® プリサルス・サポートを申請してください。
  2. パッチのインストール後、Quartus® II 設定ファイル (.qsf) に以下の割り当てを 追加 します。
    set_global_assignment -name VERILOG_MACRO "SV_XCVR_CUSTOM_NATIVE_ASSERT_SYNC_STATUS_IMM=\"assert_sync_status_imm\"
  3. 決定論的レイテンシー PHY IP を再生成します。
  4. デザインを再コンパイルします。

Quartus® II ソフトウェア・バージョン 14.0 以降の場合:

  1. qsfファイルに次の割り当てを追加します。
    set_global_assignment -name VERILOG_MACRO "SV_XCVR_CUSTOM_NATIVE_ASSERT_SYNC_STATUS_IMM=\"assert_sync_status_imm\"
  2. 決定論的レイテンシー PHY IP を再生成します。
  3. デザインを再コンパイルします。
  4. CPRI プロトコルと OBSAI プロトコルの両方を 1 つのデバイスに実装する場合は、インテル® プリセール・サポート を 開いて さらにサポートを受けてください。

関連製品

本記事の適用対象: 4 製品

Arria® V GZ FPGA
Stratix® V GS FPGA
Stratix® V GT FPGA
Stratix® V GX FPGA

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