クリティカルな問題
詳細
Verilog HDL で生成される CPRI IP コアのバリエーション、および Synopsys VCS MX シミュレーターに MAP インターフェイスのフェイル・シミュレーションを含みます。 この問題は、アンテナキャリアのデューティサイクルの問題が原因で発生します。 インターフェイス。
解決方法
これらのバリエーションをシミュレートするには、別のシミュレーターを使用してください。または デザインまたはテストベンチが RX MAP データをラッチしていることを確認します ( アンテナとキャリア・インターフェイス上の送信データ) の負の 正のエッジではなく、インターフェイス・クロックのエッジ。
テストベンチで、次の内容をラッチに変更します。 負のクロックエッジ:
<variation_name>_testbench/altera_cpri/tb.vhd ファイルで、 文字列を置き換えます。
(clk_iq_map’event and clk_iq_map = ’1’)
文字列と共に
(clk_iq_map’event and clk_iq_map=’0’)
この問題は、CPRI MegaCore の今後のバージョンで修正される予定です。 関数。