記事 ID: 000080681 コンテンツタイプ: トラブルシューティング 最終改訂日: 2019/10/23

Stratix® 10 25G イーサネット IP コアが、オープンエンドの状態でランダムな誤ったパケットを受信するのはなぜですか。

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • 25G イーサネット・インテル® FPGA
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    まれに、Stratix® 10 25G イーサネット IP コアが、オープンエンド状態で動作しているとき、つまりファイバーまたは QSFP28 モジュールが接続されていないときに、ランダムな誤ったパケットを受信することがあります。

    解決方法

    この問題の回避策は、最上位の IP ラッパー ファイルの SYNOPT_STRICT_SOP パラメーターを 1 に編集することです。

    この回避策は、プリアンブル・パススルー機能が無効になっているデザインでのみ利用可能です。

    /synth/.v にある 25G イーサネット IP バリアント・ラッパー・ファイルを見つけます。

    バージョン固有の 25G イーサネット IP のインスタンス化時に、 SYNOPT_STRICT_SOP パラメーター設定を (0) から (1) に変更します。

    25G イーサネット IP コアを再生成しないでください。デザインのコンパイル

    /synth/ex_25g.v にあるデザイン例 IP バリアントファイル:

    ex_25g_alt_e25s10_191_dyjat6a #(

    .SYNOPT_READY_LATENCY (0),

    .SYNOPT_CORE_VAR (0),

    .SYNOPT_KHZ_REF_EN (0),

    .SYNOPT_RSFEC (0),

    .SYNOPT_DIV40 (1)、

    .SYNOPT_LINK_FAULT (0),

    .SYNOPT_STRICT_SOP(1)、

    .SYNOPT_PREAMBLE_PASS (0),

    64 ビットの l1_rx_data バスではジャンクデータが表示されることがありますのでご注意ください。l1_rx_validは、データを受け入れるか無視するかを示す指標として使用する必要があります。

    この問題は、Quartus® Prime 開発ソフトウェア・プロ・エディションの今後のリリースで修正される予定です。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Stratix® 10 FPGA & SoC FPGA

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