記事 ID: 000080678 コンテンツタイプ: エラーメッセージ 最終改訂日: 2021/08/27

エラー (18694): Altera LVDS SERDES IP インスタンスを供給する PLL"qsys_top_0|a10_tse_mac_pcs|a10_tse_mac_pcs|i_lvdsio_rx_0|core|arch_inst|internal_pll.pll_inst|altera_lvds_core20_iopll"の基準クロックは、専用のリファレンス・クロックによって駆動されません

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディション
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 18.1 以降、および Prime スタンダード・エディション・バージョン 19.1 以降インテル® Quartus®問題により、AN647 のシングルポート・トリプル・スピード・イーサネットおよびオンボード PHY チップ・リファレンス・デザインを使用すると、以下のインテル® Quartus®プロジェクト・デザインのコンパイルエラーが発生します。

    このエラーは、リファレンス・デザインで以下に示す QSF アサインメントを介して LVDS リファレンス・クロックがグローバル・クロックに手動でプロモートされているためです。

     set_instance_assignment -name GLOBAL_SIGNAL GLOBAL_CLOCK -to ref_clk

     

    エラー (18694): Altera LVDS SERDES IP インスタンスを供給する PLL「qsys_top_0|a10_tse_mac_pcs|a10_tse_mac_pcs|i_lvdsio_rx_0|core|arch_inst|internal_pll.pll_inst|altera_lvds_core20_iopll」の基準クロックは、同じバンクの専用リファレンス・クロック・ピンによって駆動されません。専用のリファレンス・クロック・ピンを使用して、LVDS SERDES IP 最大データレート仕様への適合を保証します。

     

    解決方法

    この問題を回避するには、以下に示す QSF アサインメントを介して LVDS refclk のプロモーションを手動で無効にします。

    set_instance_assignment -name GLOBAL_SIGNAL OFF - to ref_clk

     

    関連製品

    本記事の適用対象: 1 製品

    インテル® Arria® 10 FPGA & SoC FPGA

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