記事 ID: 000080669 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

インテル® Stratix® 10 デバイスで JESD204C IP をリセットした後に、tx_ready_err CSR レジスター・ビットが表示されないのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • JESD204B インテル® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    インテル® STRATIX® 10 デバイスで JESD204C IP リンクが起動した後で、IP にウォームリセットが適用された場合、IP がリセットされた直後に予期しないtx_ready_errの CSR レジスター・ビットが解除されることがあります。

    これは、トランシーバーがリセットtx_ready、mgmt_clk (avs_clk ドメイン) がリセットから外れた後に deasserted されているためです。

    解決方法

    この問題を回避するには、次のいずれかの手順を実行します。

    1. エラー割り込みをクリアします。

    2. 割り込みを回避するには、IP リセット時にmgmt_clk (avs clk ドメイン) のリセットを延長し、リセット期間中にエラーが発生しないようにします。

    この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションの今後のリリースで修正される予定です。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Stratix® 10 TX FPGA

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