クリティカルな問題
インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 18.1.2、18.1.1 および 18.1 の問題により、H タイル製品向けソフト 25G イーサネット・インテル® Stratix® 10 IP コアを使用している場合、ユーザーはトランシーバー・コントロールおよびステータス・レジスターの0x542[0] を登録するために 0 を書き込んでバックグラウンド・キャリブレーションを無効にできない場合があります。
この問題を回避するには、以下の手順に従ってください。
1. ユーザーは、25G イーサネット・インテル® Stratix® 10 IP のインテル Quartus Prime IP ファイル (.ip ファイル) を見つける必要があります。
2. .ip ファイルでSYNOPT_AUTO_ADAPTATIONパラメーターを検索します。値を 1 から 0 に変更します。
SYNOPT_AUTO_ADAPTATION
RX PMA CTLE/DFE モードの自動適応トリガー
0
3. 25G イーサネット インテル® Stratix® 10 IP を再生成します。
4. インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションでデザインを再コンパイルします。
5. トランシーバー・リコンフィグレーション・Avalon- MM インターフェイスを使用して、トランシーバー・コントロールおよびステータスレジスターのレジスター 0x542[0] に0x0を書き込み、バックグラウンド・キャリブレーションを無効にします。バックグラウンド・キャリブレーションを有効または無効にする方法の詳細については、インテル® Stratix® 10 L および H タイル・トランシーバー PHY ユーザーガイドのバックグラウンド・キャリブレーションのセクションを参照してください。
6. リコンフィグレーション・レジスター・アクセスを実行します。
7. 0x542登録0x1を書き、バックグラウンド・キャリブレーションを有効にします。[0]。適応が必要な場合は、信号適応を開始する方法の詳細については、インテル® Stratix® 10 L および H タイル・トランシーバー PHY ユーザーガイドの 適応制御 - スタート セクションを参照してください。