記事 ID: 000080667 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/03/16

インテル® Quartus® Prime Pro Edition ソフトウェア・バージョン 18.1 ソフトウェアで生成されたデザイン例インテル® Stratix® 10 CIC インテル® FPGA IP コアの出力が、シミュレーションで 0 で止まるのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    CIC インテル® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

インテル® Quartus® Prime Pro Edition ソフトウェア・バージョン 18.1 の インテル® Stratix® 10 CIC インテル® FPGA IPの問題により、IP をデシメーター・フィルター・タイプで構成し、[可変レート変更係数を有効にする] 機能がオンになっていると、シミュレーションでこの IP の出力が 0 のままになることがあります。

解決方法

この問題を回避するには、test_data ディレクトリ内の cic_ii_0_example_design_tb_input.txt に入力される生データを次の形式に変換します。

データ 1、係数 1

データ 2、係数 2

...

例えば：

0,8

16,8

...

関連製品

本記事の適用対象: 1 製品

インテル® Stratix® 10 FPGA & SoC FPGA

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