記事 ID: 000080665 コンテンツタイプ: 製品情報 & ドキュメント 最終改訂日: 2019/03/21

PLL モードで IOPLL またはネイティブ PHY を使用して、イーサネット Stratix® 10 FPGA IP の E タイル・ハード IP にアドバンス・インターフェイス・バス (AIB) クロックを提供するにはどうすればよいですか。

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • イーサネット用 E タイル・ハード IP インテル® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    イーサネット Stratix® 10 FPGA IP 向け E タイル・ハード IP の現在のリリースの制限により、外部クロック・ソースを AIB クロックに提供する入力として使用することはできません。

    解決方法

    この機能は、Quartus® Prime 開発ソフトウェアの将来のリリースに追加される予定です。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Stratix® 10 FPGA & SoC FPGA

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