記事 ID: 000080570 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

Stratix V、Arria V、または Cyclone V デバイスで fPLL が正しく機能しない原因は何ですか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Stratix® V、Arria® V、Cyclone® V デバイスの fPLL では、適切に機能するために、高精度抵抗を介して RREF ピンを GND に接続する必要があります。 RREF ピンが GND または左フローティングに直接接続されている場合、fPLL の一部またはすべてが機能しなくなる場合があります。

解決方法

RREFピンの接続方法に関する具体的なガイダンスについては、使用しているデバイスのデバイスピン接続ガイドライン を参照してください。

PLL ロック喪失の原因 (考えられる原因) を参照することもできます。

 

関連製品

本記事の適用対象: 15 製品

Arria® V ST SoC FPGA
Arria® V SX SoC FPGA
Stratix® V E FPGA
Cyclone® V SX SoC FPGA
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Cyclone® V E FPGA
Stratix® V GS FPGA
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Cyclone® V ST SoC FPGA
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