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このエラーは、ポートの種類と幅を定義する Verilog-2001 ポート宣言スタイルを使用し、モジュール本体で reg データタイプを再宣言すると、Verilog HDL デザインで発生します。
インテル®Quartus® II ソフトウェア・バージョン 5.0 以降、コンパイラーには以前のバージョンでは実施されなかった Verilog-2001 チェックが含まれています。この問題を解決するには、モジュール本体で宣言を行ってください。ポートは、ポート宣言の Verilog 2001 リストで完全に指定する必要があります。必要に応じて、方向、幅、ネットまたは変数の種類、およびポートが署名されているか署名されていないかを含みます。または、ポート名だけを定義し、ポートの種類と幅を定義するには別々の行が必要な Verilog-1995 スタイルのポート宣言を使用します。
たとえば、次の Verilog-2001 ポート宣言スタイルを使用できます。
module module_name ( input reg[63:0] input_port_name, output reg output_port_name, ... );
または、この Verilog-1995 ポート宣言スタイルを使用できます。
module module_name ( input_port_name, output_port_name, ... ); input reg[63:0] input_port_name, output reg output_port_name, ...