クリティカルな問題
詳細
Stratix V PCI Express (PCIe) 向け 10G ソフト XAUI デザイン 次の場合、開発キットはフィッター処理を完了できません。 高速メザニンカード (HSMC) ポート A のピン割り当て トランシーバー・チャネル 0、2、3、および 4 を使用します。
10G XAUI ハードウェア・デザインは、Stratixでテストできません。 V SI 開発キットは、デザインがインターフェイスできないので、 外部テスター。
10G XAUI デザインがタイミング解析を満たさない インテル® Quartus® ソフトウェアのCyclone V PCIe 開発キット用です。
この問題は、Cycloneの 10G イーサネット 12.1 デザインに影響を与えています。 V およびStratix V 28nm デバイス。
解決方法
この問題の回避策はありません。
この問題は今後の ACDS リリースで修正される予定です。