記事 ID: 000080519 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/10/14

ループ内に範囲定義があるのに、VHDL デザインがハードウェアで失敗するのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT

クリティカルな問題

詳細

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 20.3 の問題により、以下のコードのように、生成ブロック内で宣言された generate ループ内の範囲定義を使用する VHDL コードがデザイン内にある場合、ハードウェアのエラーが発生する可能性があります。デザインがこの問題の影響を受けている場合、次のような合成警告メッセージが表示される可能性があります。

警告 (16788): Net には .vhd (行番号) のドライバーがありません。

gen_example: ケース NUM 生成
8 = >の場合
signal sig: std_logic_vector(1 downto 0);
開始
gen_test: i が sig'range の場合
生成
and_gate:and01
ポートマップ (inp => inp、outp => outp);
end generate gen_test。
終了。
end generate gen_example。

 

解決方法

この問題を回避するには、以下の該当するリンクからパッチをダウンロードしてインストールしてください。

この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 20.4 以降で修正されています。

関連製品

本記事の適用対象: 1 製品

インテル® プログラマブル・デバイス

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