インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・ソフトウェア・バージョン 19.3 以前の問題により、インテル® Stratix® 10 デバイスから インテル Agilex® 7 デバイスに 2 つ以上の DSP ブロックを含むデザインを移行する際に、以下の合成エラーメッセージが表示される可能性があります。このエラーは VHDL でのみ発生しますが、Verilog HDL では発生しません。
エラー (17900): チェーンアダー機能を適切に有効にするには、DSP ブロック WYSIWYG プリミティブ「|_DSP0」のポート CHAININ が、前の DSP ブロックの CHAINOUT ポートから接続されている必要があります。
エラー(17860): DSP ブロック WYSIWYG プリミティブ "|_DSP0" のポート CHAININ の幅は、パラメーター・use_chainadderが「true」に設定されている場合、64 ビットでなければなりません。
合成では、DSP ブロックのチェーンアウト幅を 0 と誤って解釈します。デザイン要件に応じて変更が必要となる場合があります。
この問題を回避するには、合成エラーメッセージをダブルクリックし、インテル Agilex®デバイスの CHAINOUT ポート幅を追加して、DSP ブロックを手動で変更できます。
以下のコード例を参照してください。
汎用マップ (
operation_mode => "m27x27"
clear_type => "sclr"、
...
chain_inout_width => 、// このコードを追加します。
output_clken => "1"
)
ポートマップ (
clk => clk、
...
chainout => ... // 上記のコード を追加する前に、このポートがここにあることを確認してください。
);
この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション バージョン 21.3 以降で修正されています。