記事 ID: 000080483 コンテンツタイプ: エラーメッセージ 最終改訂日: 2020/10/12

内部エラー: サブシステム: STA、ファイル: /quartus/tsm/sta/sta_clock_mgr.cpp、行: 8971

環境

    インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Quartus® Prime スタンダード・エディション・ソフトウェア・バージョン 19.1 の問題により、コンパイルの合成段階でこのエラーが表示されることがあります。この内部エラーは、合成に Synplify Pro* FPGA 合成ソフトウェアを使用している場合に発生します。

解決方法

この問題を回避するには、次の割り当てを使用します。

set_global_assignment -name DISABLE_LEGACY_TIMING_ANALYZERオン

関連製品

本記事の適用対象: 11 製品

Arria® V FPGA & SoC FPGA
インテル® Cyclone® 10 LP FPGA
MAX® V CPLD
Cyclone® V FPGA & SoC FPGA
Stratix® IV FPGA
インテル® Arria® 10 FPGA & SoC FPGA
MAX® II CPLD
Arria® II FPGA
Cyclone® IV FPGA
インテル® MAX® 10 FPGA
Stratix® V FPGA

1

ご質問はこちらへ

サポートに問い合わせる

免責事項

1

本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。このコンテンツはお客様の便宜と一般的な情報のみを目的として提供されており、情報の正確さと完全性を保証するものではありません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。