記事 ID: 000080471 コンテンツタイプ: トラブルシューティング 最終改訂日: 2019/03/21

タイミング・アナライザーで、外部 PLL LVDS Serdes FPGA IP の RSKM 値が表示されないのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    LVDS SERDES インテル® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 18.1 以前の問題により、デザインで外部 PLL RX LVDS Serdes FPGA IP が使用されている場合、タイミング・アナライザーは RSKM 値を表示しません。この問題は、PLL RX LVDS SERDES FPGA IP が生成ステートメントでインスタンス化された場合に発生します。

解決方法

この問題を回避するには、

    \ip\ed_synth\\altera_lvds_core20_<version>\synth の 400 行目の sdc_util.tcl から -nowarn を削除します。
    • Verilog/vhdl コード内で、LVDS Serdes FPGA IP のインスタンス化に「generate」ステートメントを使用することは避けてください。

      • この問題は、Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 19.1 で修正されています。

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