詳細
Quartus® Prime 開発ソフトウェア・バージョン 18.1 アップデート 1 以前の問題により、VHDL で生成されたシミュレーション・ファイルを使用して RS232 UART IP のシミュレーションを実行すると、シミュレーター・ログ・ファイルに、バインドされていないコンポーネント「MY_UART_TESTIP_RS232_0」の警告メッセージが表示されることがあります。これは、シミュレーション用の IP ファイルがいくつか欠落しているためです。
解決方法
この問題を回避するには、プラットフォーム・デザイナーで RS232 UART IP シミュレーション・ファイルを生成する際に Verilog を選択します。