記事 ID: 000080451 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

インテル® Cyclone® 10 LP デバイスの Verilog HDL シミュレーション・モデルで PLL シミュレーションに失敗する原因

環境

  • インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Cyclone® 10 LP デバイス向け IOPLL IP の Verilog HDL シミュレーション・モデルは、インテル® Quartus® Prime スタンダード・エディション・ソフトウェア・バージョン 17.1 以前ではサポートされていません。IOPLL 出力クロックが切り替えられません。

    解決方法

    インテル® Cyclone® LP デバイスの IOPLL IP をシミュレートするには、VHDL シミュレーション・モデル (17.1) または インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディションバージョン 18.0 以降の Verilog HDL モデルを使用します。

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    本記事の適用対象: 1 製品

    インテル® Cyclone® 10 LP FPGA

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